您现在的位置:首页 >> 通信 >> 内容

【硬件测试】基于FPGA的4FSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SN

时间:2025/2/16 21:46:44 点击:

  核心提示:0sj2_062m,包括程序操作录像...

1.完整项目描述和程序获取

>面包多安全交易平台:https://mbd.pub/o/bread/Z56cmJxr

>如果链接失效,可以直接打开本站店铺搜索相关店铺:

点击店铺

>如果链接失效,程序调试报错或者项目合作可以加微信或者QQ联系。

2.部分仿真图预览


3.算法概述

    在数字通信中,信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置,以便接收端能够正确地解调出每帧中的数据。

    设发送的帧结构为:帧同步码 + 信息码元序列 。帧同步码是具有特定规律的码序列,用于接收端识别帧的起始。

    帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置,一旦找到匹配位置,就确定了帧的起始位置,后续的码元就可以按照帧结构进行正确的划分和处理。

4.部分源码

.................................................................  

//产生模拟测试数据

wire signed[1:0]o_msg;

wire o_en;

signal signal_u(

.i_clk (i_clk),

.i_rst (~i_rst),

.o_bits(o_msg),

.o_en  (o_en)

);

    

//设置SNR

wire signed[7:0]o_SNR;

vio_0 your_instance_name (

  .clk(i_clk),                // input wire clk

  .probe_out0(o_SNR)  // output wire [7 : 0] probe_out0

); 

     

    

reg signed[7:0]i_SNR;

wire signed[15:0]o_carrier1;

wire signed[15:0]o_carrier2;

wire signed[15:0]o_carrier3;

wire signed[15:0]o_carrier4;

 

wire signed[15:0]o_fsk;

wire signed[15:0]o_fsk_Rn;

wire [1:0]o_bits_data;//数据

wire [1:0]o_bits_head;//帧头

wire [7:0]o_peak;//帧头检测峰值

wire  o_en_data;//数据使能

wire  o_en_pn;//帧头使能

wire  o_frame_start;//帧检测标记

wire signed[31:0]o_error_num;

wire signed[31:0]o_total_num;

 

 

FSK uut(

.i_clk(i_clk),

.i_rst(~i_rst),

.i_en(o_en),

.i_SNR(o_SNR),

.i_bits(o_msg),

.o_carrier1(o_carrier1),

.o_carrier2(o_carrier2),

.o_carrier3(o_carrier3),

.o_carrier4(o_carrier4),

.o_fsk(o_fsk),

.o_fsk_Rn(o_fsk_Rn),

.o_de_fsk1(),

.o_de_fsk2(),

.o_de_fsk3(),

.o_de_fsk4(),

.o_bits(),

.o_bits_data      (o_bits_data),

.o_bits_head      (o_bits_head),

.o_peak           (o_peak),

.o_en_data        (o_en_data),

.o_en_pn          (o_en_pn),

.o_frame_start    (o_frame_start),

.o_error_num      (o_error_num),

.o_total_num      (o_total_num)

);

    

    

    

//ila篇内测试分析模块140

ila_0 ila_u (

.clk(i_clk), // input wire clk

.probe0({ 

        o_msg,o_SNR,o_fsk[15:6],o_fsk_Rn[15:6],//30

 

        o_error_num[15:0],o_total_num[23:0],//40

        //14

            o_en_pn,o_frame_start,

            o_en_data,

            o_peak,

            o_bits_head,

            o_bits_data

         })

);

    

endmodule

0sj2_062m

---

作者:我爱C编程 来源:我爱C编程
本站最新成功开发工程项目案例
相关文章
相关评论
发表我的评论
  • 大名:
  • 内容:
本类固顶
  • 没有
  • FPGA/MATLAB商业/科研类项目合作(www.store718.com) © 2025 版权所有 All Rights Reserved.
  • Email:1480526168@qq.com 站长QQ: 1480526168