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基于FPGA的4FSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可

时间:2025/2/16 21:12:27 点击:

  核心提示:0sj2_063m,包括程序操作录像...

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2.部分仿真图预览


3.算法概述

4FSK调制的基本原理是将输入的二进制数据转换为不同频率的信号,以实现数据的传输。解调则是将接收到的不同频率的信号还原为原始的二进制数据。

      在4FSK调制中,输入的二进制数据被分为两组,每组有两个比特。根据这两个比特的值,选择相应的频率输出。具体来说,有四个频率f1、f2、f3、f4与之对应,每个频率都代表一个二进制组合(00、01、10、11),即十进制的0,1,2,3。

        频率选择:根据输入的比特组合选择相应的频率输出。例如,当输入为“00”时,选择频率f1;当输入为“01”时,选择频率f2;当输入为“10”时,选择频率f3;当输入为“11”时,选择频率f4。

调制信号:将选择的频率进行幅度调制,以便在传输过程中具有更好的抗干扰性能。通常采用开关键控(OOK)或脉冲幅度调制(PAM)等方法进行幅度调制。

       解调信号:在接收端,根据不同频率的信号进行解调。首先通过带通滤波器将所需的频率信号提取出来,然后通过解调器将其还原为原始的二进制数据。解调方法通常采用相干解调或非相干解调。

4.部分源码

.....................................................

//调制

FSK_mod FSK_mod_u(

.i_clk     (i_clk),

.i_rst     (i_rst),

.i_en      (i_en),

.i_bits    (i_bits),

.o_carrier1(o_carrier1),

.o_carrier2(o_carrier2),

.o_carrier3(o_carrier3),

.o_carrier4(o_carrier4),

.o_fsk     (o_fsk)

);

    

awgns awgns_u(

    .i_clk(i_clk), 

    .i_rst(i_rst), 

    .i_SNR(i_SNR), //这个地方可以设置信噪比,数值大小从-10~50,

    .i_din(o_fsk), 

    .o_noise(),

    .o_dout(o_fsk_Rn)

    );

解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调//解调

FSK_demod FSK_demod_u(

.i_clk(i_clk),

.i_rst(i_rst),

.i_fsk(o_fsk_Rn),

.o_de_fsk1(o_de_fsk1),

.o_de_fsk2(o_de_fsk2),

.o_de_fsk3(o_de_fsk3),

.o_de_fsk4(o_de_fsk4),

.o_de_ffsk1(),

.o_de_ffsk2(),

.o_de_ffsk3(),

.o_de_ffsk4(),

.o_bits(o_bits),

.o_bits_data     (o_bits_data),

.o_bits_head     (o_bits_head),

.o_peak          (o_peak),

.o_en_data       (o_en_data),

.o_en_pn         (o_en_pn),

.o_frame_start   (o_frame_start)

);

    

    

//error calculate

Error_Chech Error_Chech_u(

    .i_clk(i_clk), 

    .i_rst(i_rst), 

    .i_trans(i_bits), 

    .i_en_data(o_en_data),

    .i_rec(o_bits_data), 

    .o_error_num(o_error_num), 

    .o_total_num(o_total_num),

    .o_rec2()

    );

     

 

endmodule

0sj2_063m

---

作者:我爱C编程 来源:我爱C编程
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